dllcache（dllcache是什么文件夹）

今天先介绍几个FPGA设计中常见的设计要点

#fpga##Verilog#FPGA的用处比我们平时想象的用处更广泛，原因在于其中集成的模块种类更多，而不仅仅是原来的简单逻辑单元（LE）。

一、时钟的设计要点

1）尽可能采用单一时钟；

2）如果有多个时钟域，一定要仔细划分，千万小心，同时设置时序约束；

3）跨时钟域的信号一定要做同步处理；

对于控制信号的异步处理是寄存器打两拍缓存；

对于数据信号的异步处理是异步fifo缓存，同时注意FIFO两侧的数据流的速率问题；

4）尽可能将FPGA内部的PLL、DLL利用起来，这会给你的设计带来大量的好处；

5）对于高速的IO接口，需对高速IO设置的delay约束。

二、FSM的设计要点

FSM：有限状态机，FPGA最基本的程序设计之一。FSM分为moore型和merly型，moore型的状态迁移和变量无关，merly型则有关。

实际使用中大部分都采用merly型。

状态机的编码：二进制编码（Binary），格雷码编码（Gray-code），独热码（One-hot）。 具体状态机编写格式可以参照图片中的例子。

三、防止latch（锁存器）的产生

1）在组合逻辑always块中，if语句一定要有else。

2）在组合逻辑always块中，case语句的default一定不能少。。

3）组合逻辑进程敏感变量不能少也不能多。

四、FPGA逻辑仿真设计

1）模块仿真：针对每一个最小基本模块的仿真；

单元仿真要求代码行覆盖率、条件分支覆盖率、表达式覆盖率必须达到100％，这三种覆盖率都可以通过modelsim来查看，不过需要在编译该模块时要在Compile option中设置好。

2）集成仿真：将多个大模块合在一起进行仿真，覆盖率要求尽量高；

3）系统仿真：将整个硬件系统合在一起进行仿真。

此时整个仿真平台包含了逻辑周边芯片接口的仿真模型，以及BFM、Testbench等。系统仿真需要根据被仿真逻辑的功能、性能需求仔细设计仿真测试例和仿真测试平台。

喜欢FPGA设计条友多多关注，欢迎留言，没事点点关注，谢谢啦！！！！！！！！！！！！！！

【Windows小工具】——给你的文件夹添加一个备注

工具虽小 山猫觉得挺有用的 故推荐给条友们。

一、文件夹配置

开启默认隐藏的”备注功能“

二、程序配置

1. 将文件解压

2. 首次使用，请打开 添加右键.bat，将程序添加到右键中方便使用。

三、如何使用

1.选择文件夹，单击鼠标右键，找到菜单中的 ”设置备注“  弹出输入框即可开始使用

2.如何取消备注 当然是 输入框中 不输入任何字符 确定后即可删除备注

四、使用效果见图

温馨提示：1、如果用设置备注后提示无法找到程序 可删除后再安装 兼容版

设置备注和兼容版有什么不同呢？

兼容版打包了程序需要的dll，还有就是编译方式不同

2、设置后无法立刻展示效果，因为系统缓存机制？需要过会儿才能显示备注。bug？